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ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Wed Nov 03, 2021 9:36 am
by 帅气的菜菜哥00
ESP32配ES8388，录音偶现有很大杂音。用的库的版本：ADF-V2.3，IDF-V4.3.1。
顺芯FAE建议把MCLK，BCLK，LRCK配置成下降沿对齐。目前测出来LRCK，BCLK下降沿是对齐的，但MCLK上升沿和LRCK下降沿对齐，请问怎么修改可以让MCLK和LRCK下降沿对齐。
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Thu Nov 18, 2021 9:32 am
by ESP_HengYC
帅气的菜菜哥00 wrote: ↑Wed Nov 03, 2021 9:36 am
ESP32配ES8388，录音偶现有很大杂音。用的库的版本：ADF-V2.3，IDF-V4.3.1。
顺芯FAE建议把MCLK，BCLK，LRCK配置成下降沿对齐。目前测出来LRCK，BCLK下降沿是对齐的，但MCLK上升沿和LRCK下降沿对齐，请问怎么修改可以让MCLK和LRCK下降沿对齐。
请参考 audio 的开发板， Lyrat v4.3 的配置吧，设计和代码都有。
https://docs.espressif.com/projects/esp ... lyrat.html
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Wed Mar 02, 2022 12:54 am
by old-walnut
您好! 请问您的问题解决了吗？ 我们也出现同样的问题，录音时偶尔出现杂音，目前无法解决！
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Thu Mar 03, 2022 1:23 am
by old-walnut
目前情况是这样的：在layrat 4.3开发板上，我配置16K采样、16位、stereo的音频数据，上电启动时，录音有时会出现很大的杂音，强制重置一下I2S又恢复正常，后来我把I2S的时钟源换成PLL-D2，默认用的是APLL，开发板就不出现杂音问题。但是我自己的板子还是会偶尔出现杂音，重置一下I2S也能恢复，应该是I2S与es8388的时序问题，我想问的是：I2S时序该怎么调整？ 硬件设计上需要注意什么？ 软件上该怎么配置？ 谢谢
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Wed Mar 09, 2022 3:42 am
by ESP_HengYC
你好，
请参考 i2s_stream.c 的实现， 一般是先配置 codec ，然后初始化 i2s ，读或写 i2s 可实现录音与放音。
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Tue Mar 29, 2022 1:50 am
by llx4186041
我也碰到这个问题，开机偶现录音杂音。采集播放期间切换i2s采样频率也会偶现录音杂音。录出来的声音带有很大底噪，像是数据移位了。
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Mon Apr 25, 2022 12:58 am
by old-walnut
这个问题一直没有解决，以为改过PCB会解决时序问题，但是还是会出现。
不知道该怎么办了？ 我能不能在MCLK线串一个RC来改变时钟相位？ 或者在软件上有没有解决的办法？
Re: ESP32的I2S的MCLK，BCLK，LRCK相位关系配置
Posted: Mon May 09, 2022 9:02 am
by ESP_HengYC
old-walnut wrote: ↑Mon Apr 25, 2022 12:58 am
这个问题一直没有解决，以为改过PCB会解决时序问题，但是还是会出现。
不知道该怎么办了？ 我能不能在MCLK线串一个RC来改变时钟相位？ 或者在软件上有没有解决的办法？
你的这个相位 偏移 的现象，我没有遇到过， 你既然有顺芯的渠道，可以找他们的 技术看看， 是不是寄存器配置有问题。